CoWoSとは
読み: コワース Chip on Wafer on Substrate 半導体の用語
CoWoS (Chip-on-Wafer-on-Substrate、コワース) は、台湾積体電路製造 (TSMC) が手がける2.5次元の半導体実装技術。SoC (演算を担うロジック半導体) とHBM (広帯域メモリー) を、インターポーザと呼ぶ中間基板の上に横に並べてつなぎ、それをパッケージ基板に載せる。量産は2012年に始まり、現在は生成AI向けの半導体で広く使われている。
Postation 編集部 ・ 2026年10月2日 更新
CoWoSの構造 — SoC・HBM・インターポーザ・パッケージ基板
CoWoSのパッケージは、上からチップ、インターポーザ、パッケージ基板の3層でできている。最上層には、画像処理半導体 (GPU) などのSoCと、メモリーチップを縦に積み重ねたHBMを横に並べる。その下のインターポーザには、チップ同士をつなぐ細い配線が通っている。最下層のパッケージ基板は、裏面のはんだボールでサーバーのマザーボードに接続する。
チップとインターポーザの間はマイクロバンプ、インターポーザとパッケージ基板の間はC4バンプでつなぐ。どちらも微小なはんだの突起だ。パッケージ基板には樹脂製の有機基板を使う。
パッケージ基板の配線は、チップの端子ほど細かくはつくれない。そこで間にインターポーザを挟み、SoCとHBMの間を短く細い配線で結ぶ。チップを基板に直接並べる2次元実装と、チップ同士を縦に積む3次元実装の中間にあたるため、2.5次元実装と呼ぶ。チップは横に並べるが、その下に配線専用のインターポーザを1枚挟んでいる。
CoWoSは何の略か — 名前が表す製造の順序
CoWoSはChip-on-Wafer-on-Substrateの略で、名前が製造の順序を表している。まず、切り分ける前のウエハー状のインターポーザにチップを載せる (Chip-on-Wafer)。次にそれを切り分け、パッケージ基板に載せる (on-Substrate)。
チップの下の細かい配線を先につくり、その後でチップを載せる。この順序をチップラストと呼ぶ。配線を検査してからチップを載せられるので、配線の不良で高価なSoCやHBMを無駄にする恐れを小さくできる。CoWoS-Sでは、チップを載せた後にインターポーザの裏側を削り、インターポーザを上下に貫くシリコン貫通電極 (TSV) の先端を露出させて、C4バンプをつくる。
種類の違うチップを1つのパッケージにまとめる手法を、異種チップ集積 (ヘテロジニアスインテグレーション) という。CoWoSはその代表例で、製造方法の異なるSoCとHBMを1つの部品のように扱える。TSMCは、CoWoSを使えば複数のSoCとHBMを集積でき、演算性能を高め、メモリーの帯域を広げられると説明している。
CoWoS-S・CoWoS-R・CoWoS-Lの違い
CoWoSには、インターポーザの材料が異なる3つの種類がある。名前の末尾のS、R、Lは、それぞれシリコン (Silicon)、再配線層 (RDL=Redistribution Layer)、LSI (Local Silicon Interconnect) を指す。ここでいうLSIは、チップ間の配線だけを担う小さなシリコン片のことで、大規模集積回路を指す一般のLSIとは別の語だ。
| 種類 | インターポーザ | 特徴 | TSMCの公表値 |
|---|---|---|---|
| CoWoS-S | シリコンインターポーザ | インターポーザの全面に細かい配線を引ける。シリコン貫通電極 (TSV) でインターポーザの表と裏をつなぐ | 2012年から量産。大きさはレチクルの3.3倍 (約2,700平方ミリメートル) まで |
| CoWoS-R | RDLインターポーザ (樹脂と銅の再配線層) | シリコンを使わない。柔軟性があり、パッケージを大型化しやすい | 2023年から量産。配線ピッチは最小4マイクロメートル |
| CoWoS-L | 樹脂のインターポーザにLSIを埋め込み、表と裏にRDL | SoCとHBMの間に当たる部分だけにシリコンを使う | レチクルの3.5倍の製品を2024年から量産 |
(出所: TSMCの技術ページ。レチクルは回路の原版で、ここでは露光装置が1回で焼き付けられる範囲を1倍と数える)
CoWoS-Sは、シリコンの板をインターポーザに使う。半導体の前工程 (ウエハーに回路をつくる工程) と同じ装置で配線をつくるため、インターポーザの全面に細かい配線を引ける。ただ、露光1回分より大きいシリコンインターポーザは、複数回の露光をつなぎ合わせてつくる。大きくするほどつなぎ目が増え、1枚のウエハーから取れる数も減る。TSMCは、レチクルの3.3倍を超える大きさにはCoWoS-LかCoWoS-Rを推奨している。
CoWoS-Rは、樹脂と銅でできた再配線層 (RDL) をインターポーザに使う。TSMCによると、RDLインターポーザは比較的柔らかく、チップと基板の熱膨張の差から生じる力を和らげる。
CoWoS-Lは、樹脂で固めたインターポーザの中にLSIを埋め込み、その表と裏に再配線層を設ける。微細な配線が必要なチップ間の部分だけにシリコンを使い、残りは樹脂と再配線層でつくる。TSMCは、より多くのロジック半導体とメモリーを載せられるよう、CoWoS-Lのインターポーザを大きくしていくとしている。
CoWoSとInFOの違い
InFO (Integrated Fan-Out) も、TSMCの実装技術の一つだ。CoWoSとの違いは、別につくったインターポーザにチップを載せるのではなく、樹脂で固めたチップの表面に再配線層 (RDL) を直接つくる点にある。配線はチップの外側まで広がる (ファンアウト)。
製造の順序もCoWoSとは逆だ。CoWoSはチップの下の配線を先につくってからチップを載せる。InFOは、チップを先に並べて樹脂で固め、その後で配線をつくる。
| 項目 | CoWoS | InFO |
|---|---|---|
| インターポーザ | 使う | 使わない (チップの表面に再配線層を直接つくる) |
| 製造の順序 | 配線が先、チップが後 | チップが先、配線が後 |
| 主な用途 | AI・高性能計算向けの半導体 | スマートフォン向けプロセッサー、高性能計算向けの半導体 |
| 主な種類 | CoWoS-S、CoWoS-R、CoWoS-L | InFO-PoP、InFO-oS |
InFO-PoPは、スマートフォンのプロセッサーの上にDRAMを重ねる方式で、TSMCは業界初の3次元ファンアウト・ウエハーレベルパッケージと説明している。有機基板もC4バンプも使わないため、フリップチップ方式のPoP (パッケージの上にパッケージを重ねる構造) に比べて薄くでき、電気特性と熱特性に優れるという。InFO-oSは、InFOを基板に載せ、複数のロジック半導体をまとめる方式だ。
なお、CoWoS-RのRDLインターポーザも、InFOと同じ樹脂と銅の再配線層でできている。基板に載せるInFO-oSとは構成が近く、違いは製造の順序にある。CoWoS-Rは再配線層を先につくってマイクロバンプでチップをつなぎ、InFO-oSはチップを先に樹脂で固めてから再配線層をつくる。
なぜCoWoSがAI半導体の供給を左右するのか
AI向けの半導体は、1つのSoCに複数のHBMを組み合わせる。両者を高速でつなぐにはCoWoSのような実装が必要なため、SoCとHBMがそろっていても、実装工程の生産能力が足りなければ製品は出荷できない。
TSMCは、2022年後半に生成AIが登場してからCoWoSの需要が一段と強まったと説明しており、先端パッケージの生産能力の増強を続ける方針だ。TSMCの技術ページに生産能力の数字は載っていない。月間のウエハー枚数として出回る数字は、調査会社などの推計だ。
実装工程がAIサーバーの増産をどこまで制約しているかは、HBM・CoWoS・イビデンの基板についての検証記事で詳しく取り上げた。ウエハーの代わりに四角いパネルを使う次世代の方式は、CoWoSとCoPoSの違いの記事で説明している。
CoWoSのよくある質問
CoWoSの読み方は
日本では「コワース」と読むことが多い。Chip-on-Wafer-on-Substrateを縮めた、TSMCの実装技術の名前だ。
CoWoSは何の略か
Chip-on-Wafer-on-Substrateの略。チップをウエハー状のインターポーザに載せ (Chip-on-Wafer)、それをパッケージ基板に載せる (on-Substrate) という製造の順序を表す。
CoWoS-S、CoWoS-R、CoWoS-Lの違いは
インターポーザの材料が違う。CoWoS-Sはシリコン、CoWoS-Rは樹脂と銅の再配線層 (RDL) を使う。CoWoS-Lは、樹脂のインターポーザに小さなシリコン片 (LSI) を埋め込み、表と裏に再配線層を設ける。TSMCはレチクルの3.3倍を超える大きさにはCoWoS-LかCoWoS-Rを推奨している。
CoWoSとInFOの違いは
CoWoSはインターポーザを使い、チップの下の配線を先につくってからチップを載せる。InFOはインターポーザを別に用意せず、チップを先に樹脂で固めてから再配線層をつくる。CoWoSはAIや高性能計算向けの半導体に、InFOはスマートフォンのプロセッサーなどに使われる。
なぜ2.5次元実装と呼ぶのか
チップを基板に並べる2次元実装と、チップ同士を縦に積む3次元実装の中間にあたるためだ。チップは横に並べるが、その下にインターポーザを1枚挟む。HBMの内部ではメモリーチップを縦に積んでおり、CoWoSはそのHBMとSoCを横に並べる。
CoWoSの量産はいつ始まったか
TSMCによると2012年。CoWoS-Rは2023年に量産が始まり、CoWoS-Lはレチクルの3.5倍の製品が2024年に量産に入った。
出典: TSMC 3DFabric — CoWoS (2026年10月2日に確認)、TSMC 3DFabric — InFO (2026年10月2日に確認)
3段で深く知る — 基礎・高級・投資家視点
1行の定義から、体系解説の該当箇所へそのまま降りられる。抜粋は体系解説でこの語が出てくる箇所から引いた。続きはリンク先にある。
第II部 作る 3.8 後工程 — 供給の上限を決めているのは露光装置ではない
ここまでは円板の上に回路を作る前工程を扱ってきた。だが円板は製品ではない。 切り分け、固定し、配線をつなぎ、樹脂で覆って初めて出荷できる。この一連を 後工程 と呼ぶ。 長らく労働集約的な下流工程と見なされてきたが、AI 用演算器の供給制約が実際に発生しているのは、 露光ではなく後工程の先端実装である。演算器と高帯域メモリを1つの土台に載せる工程の容量が世界的に不足し、 前工程に余力があっても出荷できない状態が続いた。 表を縦に読むと、日本勢が前工程よりも後工程で強い位置を占めていることがわかる。 切り分け装置は世界の約8割、封止材料は過半、検査装置と接合材料でも上位にある。 前工程の露光装置では不在に近い日本が、後工程では代替の効かない担い手になっている。 微細化の物差しから外れた領域ほど、日本の持ち分が残っているという構図は、 前節のパワー半導体・光半導体と同じ形をしている。
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