CoWoSとは
読み: こをす Chip on Wafer on Substrate 半導体の用語
CoWoSとは、TSMCの2.5次元実装技術。GPUとHBMをシリコン中間基板の上に並べて高速接続する。AI半導体の生産上限を決めるボトルネックとして知られる。
3段で深く知る — 基礎・高級・投資家視点
1行の定義から、体系解説の該当箇所へそのまま降りられる。各段の抜粋は解説本文の冒頭で、続きはリンク先にある。
第II部 作る ③ プロセス開発・製造技術
半導体製造の最前線。リソグラフィ波長から CMP まで、なぜそれぞれの工程が必要で、なぜ中国は EUV を持てないかの構造的理由を解説。 3.1 リソグラフィ — なぜ EUV が支配的になったか Rayleigh 式: CD = k₁ × λ / NA 光波長 λ を短くするか NA (開口数) を大きくするか k₁ を下げるかの三択。EUV は λ を 1/14 に短縮 = 1 回露光で 7nm 以下を実現する究極の解。 nm DUV (193nm Immersion) — 設計理由 ArF エキシマレーザー、波長 193nm 光路に純水 (n=1.44) → NA 1.0 超を実現 SAQP (4 回露光) で 7nm 相当も可能だが歩留まり爆発 SMIC の 7nm はこれで量産 (歩留まり 30-50%) 中国国産化: SMEE が 90nm 量産、28nm 検証中 EUV (1…
第III部 設計する ④ 基盤構成 (アーキテクチャ)
ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。 4.1 ロジック構造の設計思想 CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。 4.2 メモリ階層 — Memory Wall とトレードオフ 設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。 99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。 HBM の必然…
AIを物理的に縛るのは何か ― HBM・CoWoS・イビデン基板の制約
**主要4設計企業は2025年に世界のCoWoS容量とHBM供給の約9割を消費する。この集中はAIサーバー増産の大きな制約となる。本稿は13カテゴリの部品企業を分解し、AIインフラのボトルネックと日本企業の関所を明らかにする。** AIサーバーの増産を律速しているのは、GPUの設計でも演算性能でもなく、HBMメモリと先進パッケージングという二つの物理工程である。半導体調査のEpoch AIによれば、エヌビディアら主要4設計企業は2025年に世界のCoWoS容量とHBM供給の約9割を消費した一方、先端ロジックダイの生産はわずか12%しか使っていない。つまり最先端のロジックは余り、それを束ねる「封止」と「メモリ」が詰まっている。この非対称が、ハイパースケーラのAI設備投資(CapEx)を物理的に頭打ちにする。本稿は、AIサーバーを構成する電子部品を起点に、どこで詰まり、その上流で日本企業がどの…