ハイブリッドボンディングとは

第III部 設計する ④ 基盤構成 (アーキテクチャ)

ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。 4.1 ロジック構造の設計思想 CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。 4.2 メモリ階層 — Memory Wall とトレードオフ 設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。 99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。 HBM の必然…

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第III部 設計する ④ 基盤構成 (アーキテクチャ)

ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。 4.1 ロジック構造の設計思想 CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。 4.2 メモリ階層 — Memory Wall とトレードオフ 設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。 99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。 HBM の必然…

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第V部 産業と勢力図 ⑨ 主要企業比較 — 中国・日本・米国・台湾韓国

Foundry / Memory / 装置・材料 / Fabless / 構造的ボトルネック の 5 角度比較。/chip/compare の 8 戦略 preset と相互参照可能。 9.1 Foundry 比較 9.2 メモリ業界比較 9.3 装置・材料 — 日本の絶対優位 JSR EUV フォトレジスト = 日本の最強カード。世界のあらゆる EUV 工程はこのレジストを通る。 経産省が JSR を 9000 億円で実質国有化 (2023) したのはこの戦略性ゆえ。 Disco は世界 80% シェアの後工程ダイシング装置で、中国国産代替不可能。 信越化学 + SUMCO でシリコンウエハ世界 60% を寡占。 9.4 設計 (Fabless) 比較 9.5 中国半導体 構造的ボトルネック — なぜ 7nm で止まるか 中国半導体の現実は 「設計はできる、製造で壁」。これは米中対立だけ…

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