論理合成とは
読み: ろんりごうせい Logic Synthesis 半導体の用語
論理合成とは、人が書いた回路の動作記述 (RTL) を、実際の論理素子の網 (ネットリスト) に変換する工程。速度・面積・電力の制約を満たす候補を探索する組み合わせ最適化で、EDAの中核にあたる。
3段で深く知る — 基礎・高級・投資家視点
1行の定義から、体系解説の該当箇所へそのまま降りられる。各段の抜粋は解説本文の冒頭で、続きはリンク先にある。
第III部 設計する ⑤ 設計自動化 (EDA) — 回路を描く道具の産業構造
最先端のチップは数百億個のトランジスタを載せる。人手では1つも配置できず、設計・検証・製造適合のすべてを 電子設計自動化 (EDA = Electronic Design Automation) と呼ばれるソフトウェア群が担う。 装置と工場の話題に隠れがちだが、この道具の供給が止まると新しい半導体の設計は始まらない。 ⑨で扱う中国半導体の構造的な壁の議論でも、EUV・レジスト・製造ノウハウと並ぶ「四位一体」の1つに数えられる。 ここでは道具の中身を工程順に分解し、供給者の顔ぶれを資本関係まで含めて固定する。 5.1 仕様からテープアウトまで — 6段階の設計の流れ 設計は抽象度を1段ずつ下げる変換の連鎖である。各段階の出力が次の段階の入力になり、 どの段階にも専用のEDAツールが対応する。最後の製造データ確定 (テープアウト) までのどこか1段が欠けても、チップは完成しない。 段階 何をす…
第III部 設計する ④ 基盤構成 (アーキテクチャ)
ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。 4.1 ロジック構造の設計思想 CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。 4.2 メモリ階層 — Memory Wall とトレードオフ 設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。 99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。 HBM の必然…