TSVとは
読み: てぃーえすぶい Through-Silicon Via 半導体の用語
TSVとは、チップに垂直の穴を開けて配線を通す技術 (シリコン貫通電極)。チップを縦に積み重ねる構造の基礎で、HBMはこの技術で複数のDRAMを束ねている。
3段で深く知る — 基礎・高級・投資家視点
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第III部 設計する ④ 基盤構成 (アーキテクチャ)
ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。 4.1 ロジック構造の設計思想 CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。 4.2 メモリ階層 — Memory Wall とトレードオフ 設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。 99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。 HBM の必然…
第III部 設計する ④ 基盤構成 (アーキテクチャ)
ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。 4.1 ロジック構造の設計思想 CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。 4.2 メモリ階層 — Memory Wall とトレードオフ 設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。 99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。 HBM の必然…
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出典・注記: Postation 編集部の書き下ろし (2026-09-03)