第IV部 物理の限界 ｜ 半導体技術 体系解説
ムーアの法則と物理限界 — 電力・発熱・歩留まり
ムーアの法則の現状とDennard Scaling崩壊、電力・発熱の壁、歩留まり数式が決める製造経済性を解説。微細化がどこで止まり、何がそれを補うのかを物理と経済の両面から読む。
第IV部
物理の限界 — 性能・電力・歩留まり
⑦ 性能と制約
消費電力の物理モデル、ムーアの法則の現状、歩留まり数式 — 半導体の経済性を決める根本要因。
7.1 消費電力の物理モデル
P = α × C × V² × f + P_leak
動的電力 (Switching)
α × C × V² × f
α=活性率 (0.1-0.3)、C=容量、V=電圧、f=周波数。V² が支配的なため電圧降下が最重要
リーク電力 (Leakage)
V × I_off
ゲート OFF でも流れる電流、ノード微細化で指数増。3nm では全電力の 40%
Short Circuit
V × I_sc × τ
スイッチング瞬間に N/P 両方 ON で貫通、立ち上がり時間 τ で決まる、全電力の 5-10%
熱密度の限界
P / Area
空冷 100W/cm²、水冷 300W/cm²、液浸 1000W/cm²。これを超えると物理的に冷却不可能
7.2 ムーアの法則 — 何が成立し、何が崩壊したか
| 観点 | ステータス | 理由 |
|---|---|---|
| トランジスタ密度 2 倍/2 年 | ✅ 継続中 | 2024 TSMC 2nm = 313 MTr/mm²、2026 A16 = 380 MTr/mm² 計画 |
| シングルコア性能 2 倍/2 年 | ❌ 2010 崩壊 | 周波数 4GHz 頭打ち、Dennard Scaling 崩壊で電力制約 |
| コスト/トランジスタ低下 | ❌ 7nm 以降逆転 | 3nm wafer = $20,000、歩留まり込み 1 chip 数百ドル。経済的には成立せず |
| メモリ帯域 2 倍/2 年 | ⚠ ペース低下 | DRAM scaling 限界、HBM/CXL で代替 |
| 電力効率 (perf/W) | ✅ 継続 | GAA + DVFS + 専用化で 1.5-2 倍/2 年は維持 |
| 機能密度 (3D 積層) | ✅ 加速 | Chiplet、HBM、CXL Memory で横方向限界を縦で突破 |
7.3 歩留まり (Yield) — Murphy Model
Y = (1 - exp(-D₀ × A)) / (D₀ × A) (Murphy model)
| Chip | 面積 (mm²) | D₀ (#/cm²) | 歩留まり % | 理由 |
|---|---|---|---|---|
| Apple M3 (TSMC 3nm) | 146 | 0.07 | 90% | 小型 die + 成熟プロセス、Apple は最優先 customer |
| Apple M3 Max | 614 | 0.07 | 65% | 大型 die、defect 1 個で全滅。Chiplet 化で歩留まり救済の動機 |
| NVIDIA H100 | 814 | 0.08 | 50% | TSMC 4N (5nm 派生)、$40,000/個 になる根本理由 |
| AMD MI300X (Chiplet) | 1017 | 0.08 | 75% | Chiplet で die 分割、各 die 小型化で個別歩留まり改善 |
| SMIC 7nm Kirin 9000s | 110 | 0.3 | 30% | EUV 不在 + SAQP で defect density 4 倍。Huawei 内製需要のみで成立 |
| Cerebras WSE-3 (whole wafer) | 46225 | 0.05 | 100% | ウエハ全体 1 チップ、defect は冗長コアで救済、redundancy で 100% |