④ 基盤構成 (アーキテクチャ)
ロジック / メモリ / インターコネクト / 電源 — チップ内部のサブシステム設計の選択肢と、それぞれが選ばれる理由。
4.1 ロジック構造の設計思想
CPU = 制御重視 (1 コアあたり 数億トランジスタが制御に費やされる) vs GPU = SIMT で 32 thread を 1 制御で並列駆動 vs ASIC = Systolic Array で命令フェッチ・デコード・分岐予測を全廃。 行列乗算の効率比は CPU : GPU : ASIC ≒ 1 : 30 : 300。
| 種別 | 並列度 | 制御 vs 演算 | プログラマビリティ | 効率 | 代表例 | 中国 | 日本 |
|---|---|---|---|---|---|---|---|
| CPU (汎用) | 低 (8-128 コア) | 数億 (制御に大半) | ★★★★★ (任意命令) | ★ (汎用性のため) | Intel Xeon / AMD EPYC / Apple M3 / Hygon C86 | Hygon (x86 互換)、HiSilicon Kunpeng (Arm) | Renesas (RZ/RX)、富士通 A64FX (富岳) |
| GPU (SIMT) | 中 (1万-10万 thread) | 中 (制御 1 / 演算 32) | ★★★★ (CUDA / OpenCL) | ★★★★ (並列演算) | NVIDIA H100 / AMD MI300 | Moore Threads MTT S4000、Biren BR100、MetaX、Iluvatar | — (NVIDIA 依存) |
| ASIC / NPU (専用) | 極大 (Systolic Array) | 極小 (制御不要) | ★ (固定機能) | ★★★★★ (専用最適) | Google TPU v4 / AWS Trainium | Cambricon MLU / HiSilicon Ascend / Enflame DTU | Preferred Networks MN-Core 2、NEC SX-Aurora |
| FPGA (再構成) | 中 | 大 (LUT + Switch) | ★★★ (HDL / HLS) | ★★ (面積効率低い) | Xilinx Versal / Intel Agilex | Anlogic、Gowin、Pango (国産 FPGA) | — (Xilinx 依存) |
| DSP (信号処理) | 中 (VLIW) | 中 | ★★★ (専用言語) | ★★★★ (信号特化) | TI C66x / Qualcomm Hexagon | HiSilicon DSP IP | Renesas DSP |
4.2 メモリ階層 — Memory Wall とトレードオフ
設計理由 (Memory Wall): CPU は 1ns で命令実行可能だが、DRAM access は 100ns。
99% の時間を待機で潰すため階層キャッシュが必須。L1 hit rate 95% 確保で初めて性能が出る。
HBM の必然性: AI 学習で 1TB/s 帯域必要。DDR5 = 64GB/s × チャネル → 16 ch でも 1TB/s 不可能。
解決策は HBM3 = DRAM ダイ 12 段積層 + シリコンインターポーザで GPU 真隣に配置 → 1024 bit ワイドバス × 6.4Gbps = 819GB/s/stack。
SK Hynix が HBM3E で世界寡占。中国 CXMT は HBM2 にも未到達 = 中国 AI GPU の最大ボトルネック。
| 階層 | レイテンシ | 容量 | 帯域 | コスト/bit | 技術 | 理由 |
|---|---|---|---|---|---|---|
| L1 SRAM | 1 (4 cycles)ns | 32-64 KB / コア | ~1 TB/s/コア | $$$$ | 6T SRAM cell | ALU 直結、毎サイクルアクセス必須。1 cell = 6 トランジスタ → 面積食う |
| L2 SRAM | 5-10ns | 256 KB - 1 MB | ~500 GB/s/コア | $$$ | 6T SRAM cell | L1 miss 時の救済、コアプライベート |
| L3 SRAM | 20-40ns | 8-128 MB | ~200 GB/s | $$ | 6T SRAM cell | コア間共有、cache coherence で同期 |
| HBM3 | 80-100ns | 24-80 GB/stack | ~819 GB/s/stack | $ | TSV 12 段積層 DRAM | GPU 真隣に配置、1024-bit ワイドバス。SK Hynix 寡占。CXMT 未到達 |
| DDR5 | 80-120ns | 32-128 GB | ~64 GB/s/ch | ¢ | PCB 上の DRAM | マザーボード経由で離れているため帯域低い |
| NVMe SSD | 50,000ns | ~ TB | ~14 GB/s | ¢ | 3D NAND | YMTC 232 層 / Kioxia 218 層、モバイル・データセンター主力 |
| HDD | 5,000,000ns | 20+ TB | ~250 MB/s | 0.1¢ | 磁気プラッタ | バックアップ用途のみに退避 |
4.3 インターコネクト — NoC への必然移行
コア数 N の通信トポロジは Bus → Crossbar → Mesh NoC へ進化。Crossbar は O(N²) で 16 コアで限界、現代のチップは Mesh NoC が必須。
| トポロジ | スケーリング | 最大コア数 | レイテンシ | 理由 |
|---|---|---|---|---|
| Shared Bus | O(1) 帯域固定 | ~8 | 低 | 全 master が共有、1 master しか送信不可。コア数 16 超で破綻 |
| Crossbar | O(N²) 面積 | ~16 | 極低 | 全対全直結、コスト爆発 |
| Ring | O(N) 面積 | ~32 | 中 (N/2 hop) | Intel Xeon の伝統採用、コア数中規模で有効 |
| Mesh NoC (2D) | O(N) 面積 | ~256 | 中 (√N hop) | 現代 GPU/CPU の必須アーキテクチャ。NVIDIA H100、Apple M Ultra、Cambricon MLU |
| Torus NoC (3D) | O(N) 面積 | ~10000 | 低 (∛N hop) | 富士通 A64FX (富岳)、Tofu Interconnect。HPC 専用 |
| Optical NoC | O(N) 面積 | 理論無限 | 極低 | 中国 Lightelligence が研究、シリコンフォトニクスで電気→光変換。実用化 2030+ |
4.4 電源・熱設計 — Dennard Scaling 崩壊の帰結
Dennard Scaling (1974-2005): ノード半減 → 電圧半減 → 電力同じ → 周波数 2 倍。
2005 以降崩壊: リーク電流増大で電圧下げられず → 周波数 4GHz 頭打ち。
その後の代替戦略:
| 戦略 | 時代 | 仕組み | 限界 | 理由 |
|---|---|---|---|---|
| Dennard Scaling | 1974-2005 | ノード半減 → 電圧半減 → 電力同じ → 周波数 2 倍 | 2005 崩壊 | リーク電流増大で電圧下げ不可能に。1V 以下で SRAM 動作不能 |
| マルチコア | 2005- | シングル性能諦め、コア数増やす | アムダール則 | シリアル処理がボトルネック、無限並列化不可 |
| DVFS | 2010- | 動作中コアのみ電圧/周波数ブースト | 制御複雑 | Intel Turbo Boost / AMD Precision Boost、瞬時消費電力管理 |
| Dark Silicon | 2015- | チップの 50%+ は同時稼働不可、機能分割で時分割 | 面積無駄 | 熱密度 100W/cm² 超で焼ける。GPU/AI/媒体エンコ等を時分割 |
| 専用化 (ASIC) | 2018- | 汎用 CPU 諦め、特定 workload 専用に | 柔軟性 | TPU / Tesla Dojo、行列演算特化で 10 倍効率 |
| Liquid Cooling | 2023- | 空冷限界 (300W) 突破、水冷で 700W+ 対応 | インフラ | NVIDIA H100 = 700W TDP、データセンター 1 ラック 30kW 突破 |
| Backside Power Delivery | 2026- | チップ裏面から電源供給、表面は信号専用 | 製造難 | Intel 18A / TSMC A16 で導入、IR drop 改善 30% |
⑤ 設計自動化 (EDA) — 回路を描く道具の産業構造
最先端のチップは数百億個のトランジスタを載せる。人手では1つも配置できず、設計・検証・製造適合のすべてを 電子設計自動化 (EDA = Electronic Design Automation) と呼ばれるソフトウェア群が担う。 装置と工場の話題に隠れがちだが、この道具の供給が止まると新しい半導体の設計は始まらない。 ⑨で扱う中国半導体の構造的な壁の議論でも、EUV・レジスト・製造ノウハウと並ぶ「四位一体」の1つに数えられる。 ここでは道具の中身を工程順に分解し、供給者の顔ぶれを資本関係まで含めて固定する。
5.1 仕様からテープアウトまで — 6段階の設計の流れ
設計は抽象度を1段ずつ下げる変換の連鎖である。各段階の出力が次の段階の入力になり、 どの段階にも専用のEDAツールが対応する。最後の製造データ確定 (テープアウト) までのどこか1段が欠けても、チップは完成しない。
| 段階 | 何をするか | 出力 | 対応するEDAの領域 |
|---|---|---|---|
| 1. 機能設計 | 回路の動作をハードウェア記述言語 (RTL) で書く | 動作記述 | 論理シミュレーション・検証 |
| 2. 論理合成 | 動作記述を論理素子の網に変換。速度・面積・電力の制約を満たす候補を探索する組み合わせ最適化 | ネットリスト | 総合ツール (大手3社の中核) |
| 3. 配置配線 | 素子をシリコン上に置き、配線で結ぶ。④で扱ったNoCの物理形がここで決まる | レイアウト | 総合ツール |
| 4. 回路シミュレーション | 電圧・電流の連続量で動作を確かめる。アナログ・高周波回路では必須 | 波形 | アナログ向け・回路シミュレーション |
| 5. 物理検証・製造適合 | レイアウトが製造規則に沿うか (DRC)、回路図と一致するか (LVS) を照合し、歩留まりが出る形に作り込む (DFM) | 検証済みデータ | 物理検証・DFM |
| 6. テープアウト | 製造データを確定しファウンドリへ引き渡す。以降の修正は数億円規模の作り直しになる | マスクデータ | ③の製造工程へ |
この流れの外側に2つの隣接領域がある。1つはTCAD (Technology CAD) で、回路ではなく 製造工程と素子そのもの — 不純物の拡散、電子の振る舞い — を計算で再現する。③で扱ったドーピングやエッチングの条件出しは、 実験の前にまずTCADで探索される。もう1つはプリント基板・パッケージ設計で、完成したチップを基板に載せ、 端子を引き出す段階を担う。チップ設計とは別の道具立てだが、後工程が主戦場になった現在、両者の境界は薄れつつある。
5.2 5つの領域と主な供給者 — 一覧を資本関係まで含めて読む
供給者は総合ツール大手3社 (シノプシス・ケイデンス・シーメンスEDA) と、領域ごとの専業に分かれる。 ただし独立企業として名前が並ぶ会社の一部は、既に他社の傘下にある。名前の数と意思決定の数は違う — この読み替えが投資でも地政学でも効く。
| 領域 | 大手3社の製品 | 専業・独立系 | 資本関係の注記 |
|---|---|---|---|
| アナログ・高周波・電力・MEMS | Cadence (Virtuoso) | ジーダット (日本)、Silvaco、Keysight (PathWave ADS)、Ansys、Coventor | Ansysは2025年7月シノプシス傘下。Coventorはラムリサーチ傘下 |
| 論理・回路シミュレーション / 検証 | Synopsys (VCS・PrimeSim)、Cadence (Xcelium・Spectre)、Siemens EDA (Questa・Analog FastSPICE) | Aldec、Real Intent、Breker Verification Systems | 専業3社はいずれも米国の非上場 |
| TCAD (工程と素子の設計) | Synopsys (Sentaurus) | Silvaco、Coventor、Crosslight Software (加)、Global TCAD Solutions (墺) | 独立系が主役を張れる数少ない領域。Silvacoは顧客800社超のうち200社超が大学 |
| 物理検証・DFM (製造・歩留まり) | Siemens EDA (Calibre)、Synopsys (IC Validator)、Cadence (Pegasus) | ASML (Brion)、PDF Solutions | Brionは2007年からASMLの一部。露光装置メーカーが計算補正まで握る |
| プリント基板・パッケージ設計 | Cadence (Allegro)、Siemens EDA (Xpedition・PADS) | 図研 (日本)、Altium、Autodesk | Altiumは2024年にルネサスエレクトロニクスが取得。日本の半導体メーカーが基板設計大手を保有 |
5つの領域すべてに大手3社が顔を出し、独立系が主役を張れるのはTCADと基板設計の2つに限られる。 日本勢はこの2つに1社ずつ — アナログ設計のジーダットと、基板設計の図研 — が残る。 図研の2026年3月期は売上高431億100万円で前期比5.8%増、営業利益率13.6%、研究開発費は売上の12.6%。 1つの領域に絞って5年で売上を1.37倍にした一方、総合大手との研究開発費の桁は3桁違う。
5.3 なぜ3社に集まるのか — 売上の3分の1を研究開発に入れる費用構造
設計理由 (寡占の力学): EDAは物を持たない。費用のほとんどが人で、売る物は複製できる。
だから粗利率はシノプシス77.0%・ケイデンス86.4% (直近通期の提出書類) と極端に高く、
稼いだ粗利をそのまま次世代の開発に回す。研究開発費の売上比はシノプシス35.1%・ケイデンス33.4%、
新興のSilvacoに至っては47.3% — 装置大手 (ASML 14.4%・アプライドマテリアルズ12.6%・ラムリサーチ10.2%) の3倍前後、
日本のソフトウェア業500社の平均3.44% (経済産業省 企業活動基本調査 2023年度) の10倍にあたる。
この投入を続けられない会社から脱落する。シノプシスとケイデンスの研究開発費の合計は42億4,811万ドル ≒ 6,751億円で、
日本のソフトウェア業500社の研究開発費の合計5,060億9,400万円を2社だけで1.33倍上回る。
日本に総合EDA大手が育たなかった構造的な理由がここにある。
規模が生存条件になる: 粗利率78.3%のSilvacoは営業損失4,590万ドル、売上22%増のPDF Solutionsも純損益64万ドルの赤字。
高粗利でも、研究開発費を賄える売上規模がなければ利益は残らない。
商いの形も寡占を強める。EDAは買い切りではなく期間を決めた使用権の契約 (3年契約が主流) で、 売上は期間に分けて計上される。顧客の設計フローに一度組み込まれると、設計資産・技術者の習熟・検証の実績が すべてそのツールに蓄積し、乗り換えの費用が年々上がる。先端ノードの製造プロセスとの擦り合わせも ファウンドリと大手3社の間で先行して行われるため、後発が同じ土俵に立つこと自体が難しい。
5.4 設計ソフトは輸出管理の対象である — 1億4,060万ドルの和解金
線を1本引くための道具が、露光装置と同じ輸出規制の下にある。ケイデンスは2015年から2021年にかけての 輸出違反をめぐり、2025年度に米商務省産業安全保障局 (BIS) および司法省と和解した。 罰金と没収の純額1億4,060万ドルを支払い、損益計算書に1億2,850万ドルの損失を計上、 継続的な監査と法令順守の義務を負う。同社の地域別売上は米国44%・中国13%・日本6%で、 規制と商売が同時に走っている。⑨で扱う「中国は設計はできる、製造で壁」という構図の裏には、 設計の道具そのものが規制対象であり続けるという前提がある。
📌 この章の要点 (試験・レポート向け)
1. EDAは仕様→論理合成→配置配線→検証→製造適合→テープアウトという抽象度変換の連鎖であり、1段でも欠けるとチップは作れない。
2. 供給者一覧は資本関係で読み替える。Ansys (シノプシス傘下)・Coventor (ラムリサーチ傘下)・Brion (ASML傘下)・Altium (ルネサス傘下) — 名前の数と意思決定の数は違う。
3. 寡占の根拠は費用構造にある。研究開発費比率33〜35% (日本のソフトウェア業平均の10倍)、粗利率77〜86%、使用権契約による固定化。
4. EDAは輸出管理の対象。売上規模は装置大手より小さいが、供給停止は設計の起点を止める — 小さな売上が大きな産業の入口を握る。
🔗 数値の出典と検証過程: 設計ツール30社の一覧を資本関係と提出書類で検算した記事 / 関連: 独自メモリとパッケージ面積の逆算 ・ 用語辞典で「EDA」「TCAD」「DFM」を引く
⑥ アルゴリズム・計算モデル
ハードウェアとアルゴリズムの共進化。AI 推論の 95% を占める行列演算最適化、CPU 投機実行の物理学、そして HW/SW 共設計の戦略選択。
6.1 AI チップ — Transformer 時代の最適化
行列乗算 GEMM が AI 推論の 95% を占めるため、これを高速化することが全て。Tensor Core / Systolic Array / 量子化 / FlashAttention は全てここに帰着する。
| 技法 | 式 | 高速化 | 対応 HW | 理由 |
|---|---|---|---|---|
| GEMM (行列乗算) | C = αAB + βC | baseline | Tensor Core, Systolic Array | AI 推論の 95% が行列乗算。これを高速化することが全て |
| Tensor Core (NVIDIA) | 4×4×4 行列を 1 命令 | ×8 vs CUDA Core | H100 / A100 | FP16 → FP32 累積、1 サイクル 64 MAC、AI 専用ハード |
| Systolic Array (TPU) | 256×256 PE 格子流路 | ×30 vs GPU | Google TPU / Cerebras WSE | Weight stationary、データを格子に流し続け、メモリアクセス激減 |
| 量子化 INT8 | FP32 → INT8 (×0.25 サイズ) | ×4 速度・×4 メモリ | A100 / H100 / MLU 全 NPU | SmoothQuant / GPTQ で <1% 精度落ちで 4 倍速。LLM 推論の常識 |
| 量子化 FP8 | FP16 → FP8 (×0.5 サイズ) | ×2 速度・×2 メモリ | H100 / B100 | NVIDIA H100 で正式サポート、LLM 学習の主流に |
| Mixture of Experts (MoE) | N expert のうち k 個のみ活性化 | ×N/k | sparse 計算ハード (HBM 必須) | DeepSeek V3 = 671B params、活性化 37B のみ → メモリ帯域効率化 |
| FlashAttention | block tiling + recomputation | ×4-8 | GPU (SRAM 容量重要) | Attention O(N²) のメモリアクセスを SRAM 内完結化、Tri Dao の革命的アルゴリズム |
| KV Cache 圧縮 | GQA / MQA / MLA | ×2-10 帯域 | HBM 帯域効率 | DeepSeek MLA、KV cache を ×93% 削減、長文推論で必須 |
FlashAttention の革命: Attention 計算 O(N²) のメモリアクセスを block tiling + recomputation で SRAM 内完結 → 4-8 倍高速化。
Tri Dao の博士論文発、アルゴリズム改善でハードウェア性能を引き出した例。
中国 AI GPU 制裁組 (Cambricon / Biren / Enflame / MetaX) は CUDA 互換性無く、PyTorch 標準実装を流用できない。
ハードウェア性能が NVIDIA の 80% でも、ソフトウェア成熟度で 5 倍遅い結果になる構造。
6.2 CPU 高度化 — Pipeline / Branch Prediction の物理学
Apple M3 = 8-wide superscalar + 600+ ROB。分岐予測精度 95%+ が必須理由: ミス時 = pipeline flush + 30 サイクル損失。 TAGE predictor (TAgged GEometric) で 95-98% 精度実現。Spectre/Meltdown (2018) はこの投機実行の副作用。
| 技法 | 時代 | 効果 / 精度 | 副作用 | 理由 |
|---|---|---|---|---|
| 5-stage Pipeline | 1985- | ×5 throughput | pipeline hazard | Fetch → Decode → Execute → Memory → Writeback、MIPS 古典構造 |
| Superscalar (4-wide) | 1995- | ×4 IPC | 依存解析複雑 | 同サイクルで複数命令発行、Pentium Pro / Apple M3 = 8-wide |
| Out-of-Order (ROB) | 1996- | ×2 IPC | ROB 数百エントリ | 依存ない命令を先取り実行、後で正しい順序にコミット。Apple M3 = 600+ ROB |
| Branch Prediction (TAGE) | 2008- | 95-98% 精度 | Spectre 脆弱性 | 過去 64-2048 命令履歴をテーブル参照、ミスで pipeline flush 30 サイクル損失 |
| SMT (Hyper-Threading) | 2002- | +15-30% スループット | セキュリティ | 1 コアで 2 thread 走らせ、スタール時間に他 thread 実行 |
| 投機実行 (Speculative) | 1990- | ×1.5 IPC | Meltdown | 分岐結果待たず先行実行、Spectre/Meltdown はこの副作用 |
| AVX-512 / SVE | 2017- | ×8-16 SIMD | 電力増 | 512-bit ベクトル命令、AI 推論・行列演算でも活用 |
6.3 HW/SW 共設計 — 汎用 vs 専用の戦略選択
「ハードウェアはアルゴリズムを最適化するために設計され、アルゴリズムはハードウェアの制約を回避するために設計される」 — 半導体の本質。 Cambricon 等が苦戦する理由は NVIDIA CUDA 17 年の累積最適化 (cuDNN/cuBLAS/TensorRT) を再構築不可能だから。
| アプローチ | 柔軟性 | 効率 | ecosystem 成熟度 | 中国例 | 日本例 | 理由 |
|---|---|---|---|---|---|---|
| 汎用 GPU (NVIDIA) | ★★★★★ | 10-30% | ★★★★★ (CUDA 17 年) | Moore Threads、MetaX (CUDA 互換目指す) | — (依存) | 任意 ML model 動く。cuDNN / cuBLAS / TensorRT で全 framework 最適化済 |
| 専用 ASIC (TPU) | ★ | 70-90% | ★★★ (XLA 限定) | Cambricon MLU、HiSilicon Ascend | Preferred Networks MN-Core 2、NEC SX-Aurora | 特定 workload (Transformer 等) のみ高効率。汎用性犠牲、ecosystem 構築が課題 |
| Open Source ISA (RISC-V) | ★★★★ | カスタム次第 | ★★ (成長中) | Alibaba 玄鉄、HiSilicon、ZTE | Tenstorrent (Rapidus 連携) | 中国が米国 ISA (x86/Arm) 依存から脱却するための戦略的選択。Arm 制裁回避 |
| Cerebras WSE-3 | ★★ | 90%+ | ★ (独自) | — (国家戦略上の隔離) | — | wafer 全体 = 1 チップ、46 万コア、SRAM 44GB、究極の専用化 |