チップの設計 — 中身の4部品・設計の道具・計算機の作り分け

④ 基盤構成 (アーキテクチャ)

チップの中身は、論理・記憶・つなぎ・電力の4つの部品でできている。それぞれにどんな選択肢があり、なぜその1つが選ばれるのかを見る。

4.1 論理回路の作り分け — 判断を取るか、数を取るか

CPUは判断に投資する。1つの演算核あたり数億個の素子が、次に何をするかを決める回路に使われる。 GPUは判断をまとめる。32本の流れを1つの命令で同時に動かし、同じ計算を別のデータへ一斉に当てる。 専用回路 (ASIC) は判断を捨てる。命令の読み出しも解読も分岐の予測も持たず、積和演算器を格子に並べるだけにする。 行列の掛け算の効率は、この順でおよそ 1対30対300 になる。

4.2 記憶の階層 — 演算器は待っている時間の方が長い

4.3 チップ内のつなぎ — 演算核が増えると配線が先に破綻する

演算核をつなぐ形は、1本の共有線から、総当たりの交換機、そして格子状の網へと移ってきた。 総当たりの交換機は核の数の2乗で回路が増えるため16核あたりで行き詰まる。核が数十を超える今のチップでは、格子状の網 (ネットワークオンチップ) 以外に成り立つ形がない。

4.4 電力と熱 — 「縮めれば速くなる」が終わった日

⑤ 設計自動化 (EDA) — 回路を描く道具の産業構造

最先端のチップは数百億個のトランジスタを載せる。人手では1つも配置できず、設計・検証・製造適合のすべてを 電子設計自動化 (EDA) と呼ばれるソフトウェア群が担う。 装置と工場の話題に隠れがちだが、この道具の供給が止まると新しい半導体の設計は始まらない。 ⑨で扱う「先端の世代が止まる理由」でも、露光装置・感光材・量産の作り込みと並ぶ4つの要素の1つに数えられる。 ここでは道具の中身を工程順に分解し、供給者の顔ぶれを資本関係まで含めて固定する。

5.1 仕様からテープアウトまで — 6段階の設計の流れ

設計は抽象度を1段ずつ下げる変換の連鎖である。各段階の出力が次の段階の入力になり、 どの段階にも専用のEDAツールが対応する。最後の製造データ確定 (テープアウト) までのどこか1段が欠けても、チップは完成しない。

この流れの外側に2つの隣接領域がある。1つはTCAD (工程の物理を解く道具) で、回路ではなく 製造工程と素子そのもの — 不純物の拡散、電子の振る舞い — を計算で再現する。③で扱ったドーピングやエッチングの条件出しは、 実験の前にまずTCADで探索される。もう1つはプリント基板・パッケージ設計で、完成したチップを基板に載せ、 端子を引き出す段階を担う。チップ設計とは別の道具立てだが、後工程が主戦場になった現在、両者の境界は薄れつつある。

5.2 5つの領域と主な供給者 — 一覧を資本関係まで含めて読む

供給者は総合ツール大手3社 (シノプシス・ケイデンス・シーメンスEDA) と、領域ごとの専業に分かれる。 ただし独立企業として名前が並ぶ会社の一部は、既に他社の傘下にある。名前の数と意思決定の数は違う — この読み替えが投資でも地政学でも効く。

5つの領域すべてに大手3社が顔を出し、独立系が主役を張れるのはTCADと基板設計の2つに限られる。 日本勢はこの2つに1社ずつ — アナログ設計のジーダットと、基板設計の図研 — が残る。 図研の2026年3月期は売上高431億100万円で前期比5.8%増、営業利益率13.6%、研究開発費は売上の12.6%。 1つの領域に絞って5年で売上を1.37倍にした一方、総合大手との研究開発費の桁は3桁違う。

5.3 なぜ3社に集まるのか — 売上の3分の1を研究開発に入れる費用構造

商いの形も寡占を強める。EDAは買い切りではなく期間を決めた使用権の契約 (3年契約が主流) で、 売上は期間に分けて計上される。顧客の設計フローに一度組み込まれると、設計資産・技術者の習熟・検証の実績が すべてそのツールに蓄積し、乗り換えの費用が年々上がる。先端ノードの製造プロセスとの擦り合わせも ファウンドリと大手3社の間で先行して行われるため、後発が同じ土俵に立つこと自体が難しい。

5.4 設計ソフトは輸出管理の対象である — 1億4,060万ドルの和解金

線を1本引くための道具が、露光装置と同じ輸出規制の下にある。ケイデンスは2015年から2021年にかけての 輸出違反をめぐり、2025年度に米商務省産業安全保障局 (BIS) および司法省と和解した。 罰金と没収の純額1億4,060万ドルを支払い、損益計算書に1億2,850万ドルの損失を計上、 継続的な監査と法令順守の義務を負う。同社の地域別売上は米国44%・中国13%・日本6%で、 規制と商売が同時に走っている。⑨で扱う「中国は設計はできる、製造で壁」という構図の裏には、 設計の道具そのものが規制対象であり続けるという前提がある。

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⑥ アルゴリズム・計算モデル

回路と計算手順は互いを見ながら進んできた。AIの推論の大半を占める行列の掛け算をどう速くするか、CPUが先回りして実行する仕組みは何を代償にしたか、 そして汎用と専用のどちらに寄せるかという選択を順に見る。

6.1 AI向けの回路 — 速くすべき計算は1種類しかない

AIの推論の約95%は行列の掛け算である。だからこの1種類を速くすることが設計の全部になる。 行列専用の演算器も、格子状に並べた積和演算器も、桁数を削る量子化も、注意機構の計算の組み替えも、行き着く先はすべてここにある。

6.2 CPUの先回り — 当たれば速く、外れれば30サイクル失う

今のCPUは1周期に8命令を同時に走らせ、600命令以上を順番待ちの列に並べておく。命令の流れが分かれる場所では、 どちらへ進むかを先に決めて実行してしまう。当たれば流れは止まらないが、外れると走らせた分をすべて捨てて30周期を失う。 このため分岐の予測は95%以上当てる必要があり、過去の履歴を長さの違う複数の表で照合する方式で95〜98%に達している。 2018年に公表された投機実行の脆弱性は、この「先に実行してしまう」設計の副作用として現れたものである。

6.3 回路と計算手順を一緒に設計する — 汎用と専用のどちらに寄せるか

回路は計算手順を速くするために設計され、計算手順は回路の制約を避けるために設計される。この往復が半導体の中身を決めてきた。 後から同じ土俵に立つのが難しいのは、回路そのものよりその上で動くソフトの蓄積の方が厚いためである。 エヌビディアの開発環境は17年分の最適化が層になっており、行列計算・深層学習・推論の各段に専用の実装が積み上がっている。

6.4 人工知能を動かす5つの計算機 — CPU・GPU・TPU・NPU・LPU は何を捨て、何を取ったか

人工知能の計算を担う半導体は、今日おおむね5つの設計に分かれる。中央演算処理装置 (CPU)、画像処理半導体 (GPU)、テンソル処理装置 (TPU)、AI処理装置 (NPU)、言語処理装置 (LPU) である。5つは性能の序列ではなく、柔軟性・並列度・記憶への近さという3つの物差しのどれを優先するかで分かれた設計思想の違いにあたる。汎用性を1段手放すごとに、決まった計算の効率が1段上がる。

CPUは「次に何をするか」を実行しながら決める計算機である。少数の強い演算核が分岐と判断を受け持ち、深い階層の高速記憶で主記憶 (DRAM) との距離を隠す。6.2で扱った分岐予測と投機実行はこの設計の帰結で、判断の多い基本ソフトやデータベースでは今も最速だが、同じ掛け算を何億回も繰り返す行列演算では、判断の仕組みそのものが重荷になる。

GPUは判断を捨てて数を取った。数千の小さな演算核が同じ命令を別のデータへ同時に当てる方式で、行列の掛け算がそのまま並列の形をしているため、深層学習の学習に直結した。外付けの高帯域記憶 (HBM) から重みを読み出して演算核へ配る構造で、記憶の帯域が上限を決める場面が多い。この点は6.5で数式にする。

TPUはさらに1段専用化した。演算の中心は積和演算器を格子に並べたシストリックアレイで、重みを片側から、活性値をもう片側から流し込むと、途中の和が隣の演算器へ波のように伝わる。途中結果を記憶へ書き戻さないため、GPUで最も電力を食う「記憶との往復」が構造上減る。どの演算器がいつ何を受け取るかはコンパイラが事前に全部決め、実行時に機械が予定を組み替えることはない。グーグルが自社の学習と推論のために設計し、2025年11月に公開した第7世代 TPU7x (アイアンウッド) は1個あたり高帯域記憶192GB・毎秒7.37TB、8ビット浮動小数で4,614テラFLOPS、9,216個までを1系統の接続網で束ねる。

NPUは同じ積和演算器の配列を、電力1桁ワットの端末へ収めた設計である。高帯域記憶は消費電力の面で載せられないため、内蔵の静的記憶 (SRAM) と端末の主記憶を組み合わせる。アップルの Neural Engine、インテルとクアルコムの NPU がこの型にあたり、公開仕様では M4 が38 TOPS、Core Ultra 200V が48 TOPS、Snapdragon X が45 TOPS である。マイクロソフトが Copilot+ PC の要件に置いた「40 TOPS」は、技術上の境目ではなく2024〜2025年に認定したい半導体に合わせて引いた販売上の線で、38 TOPS の M4 が実際の処理で上回る例も報告されている。数字の大小より、内蔵記憶の容量と主記憶の帯域が実際の速さを決める。

LPUは最も新しい設計で、米グロックが大規模言語モデルの推論に絞って作った。外部記憶を計算の経路から完全に外し、重みをすべて基板上の静的記憶に置く。1個あたりの容量は230MB、製造は GlobalFoundries の14ナノメートル世代である。実行順はコンパイル時に全部確定するため、記憶の取りこぼしも実行時の待ちも構造上起きず、応答の速さは決定的に読める。代償は1個に載る記憶の小ささで、700億パラメータのモデルには約576個を並べて分担させる。GPUなら8個で足りる仕事を、数十倍の個数で受ける代わりに、1語目が返るまでの時間を短くした設計にあたる。

6.5 記憶が計算を縛る — なぜ推論は「記憶律速」になるのか

5つの設計が記憶の置き方で分かれる理由は、1本の不等式で説明できる。計算機が出せる速さは、演算器の最高速度と、記憶から運べる速度のうち低い方で決まる。

大規模言語モデルの推論は、この比が極端に小さい。1語を生成するたびにモデルの重みを全部読み出す必要があるためで、1,000億パラメータを8ビットで持てば約100GBを、1語ごとに記憶から演算器へ運ぶことになる。H100 の記憶帯域は毎秒3.35TBだから、100GBの読み出しだけで約30ミリ秒かかり、その間の演算量はごくわずかである。演算器は待っているだけになる。学習では多数の文を束ねて1回の読み出しで多くの演算を回せるため演算律速に寄るが、1人の利用者に1語ずつ返す推論では束ねる相手がおらず、記憶律速から抜けにくい。

5つの設計はこの不等式への答え方の違いになる。GPUと TPU は外付けの高帯域記憶の帯域そのものを上げる道を選び、TPU はさらにシストリックアレイで途中結果の書き戻しを省いて往復の回数を減らした。NPU は載せるモデルを小さくして読み出し量を減らす。LPU は記憶を演算器の隣に置いて帯域の問題を距離で解いたが、その記憶が小さいため個数で補う。どの設計も記憶律速から逃げているのであって、演算器を速くしているのではない。GPUの計算核を書き直す人工知能の検証記事で扱ったカーネル最適化も、実態は記憶との往復を減らす作業である。

6.6 提出書類で見る5つの設計の現在地 — 「最も新しい参入者」はすでにエヌビディアへ技術を渡した

5つの設計の説明はしばしば「汎用から専用へ進化した」という一本道の物語で語られるが、資本の動きを提出書類で追うと、専用の側が汎用の側に取り込まれていく逆向きの流れが見える。

最も新しい設計とされるLPUのグロックは、2025年12月にエヌビディアと200億ドルの技術供与契約を結んだ。形式は非独占の使用許諾で、創業者ジョナサン・ロス氏と社長、中核の技術者はエヌビディアへ移り、グロック社はクラウド事業を残して存続する。同社が2025年9月に7億5,000万ドルを調達した時点の評価額は69億ドルだったから、供与額はその2.9倍にあたる。1ドル158.91円 (米セントルイス連邦準備銀行の統計、2026年8月21日) で換算すれば約3兆1,782億円である。「GPU一強を崩す挑戦者」として語られてきた設計は、商品として市場に定着する前に、GPUの供給者が自社の推論製品へ取り込む形で決着した。汎用の側が専用の側を買う、という向きである。

TPU は逆に外へ出た。長く自社利用に限られていたグーグルの設計は、2025年10月にアンソロピックが最大100万個を使う契約を結び、2026年に1ギガワット超の容量を立ち上げる。金額は数百億ドル規模と公表されている。アルファベットが米証券取引委員会に提出した年次報告書によれば、同社の設備投資は2023年12月期の322億5,100万ドルから2025年12月期の914億4,700万ドルへ、2年で2.84倍になった。円換算で約14兆5,318億円で、TPU はこの投資の中で作られる。エヌビディアの研究開発費は同じ2年で86億7,500万ドルから184億9,700万ドルへ2.13倍に増えており、汎用の側も専用の側も、記憶と接続網に金を注ぐ点では同じ方向を向いている。

日本の位置を金融庁の EDINET と経済産業省の統計で置く。5つの設計のどれも、日本の会社が主役として作っているものはない。日本の持ち分は特注設計の請負と、端末内の小型推論回路と、製造装置の側にある。特注の演算基板を設計するソシオネクストは2026年3月期の売上高2,008億3,400万円に対し研究開発費585億800万円で、売上の29.13%を設計に充てる。端末内の推論回路を製品に組み込むルネサスエレクトロニクスは2025年12月期の売上高1兆3,212億1,200万円、研究開発費2,403億円 (18.19%) である。国内生産では、鉱工業指数 (2020年を100とする) のモス型集積回路のうち論理回路が2023年の138.3から2025年に119.5へ下がった後、2026年1〜3月期に130.3へ戻し、記憶素子は2025年に163.8、半導体製造装置は2026年1〜3月期に185.2と統計開始以来の最高を付けた。計算機の設計競争が過熱するほど、それを作る装置の需要が日本に落ちる構図が数字に出ている。