③ プロセス開発・製造技術
半導体製造の最前線。リソグラフィ波長から CMP まで、なぜそれぞれの工程が必要で、なぜ中国は EUV を持てないかの構造的理由を解説。
3.1 リソグラフィ — なぜ EUV が支配的になったか
Rayleigh 式: CD = k₁ × λ / NA
光波長 λ を短くするか NA (開口数) を大きくするか k₁ を下げるかの三択。EUV は λ を 1/14 に短縮 = 1 回露光で 7nm 以下を実現する究極の解。
| 世代 | λ (nm) | NA | k₁ | 最小ノード | 供給 | 中国アクセス | 理由 |
|---|---|---|---|---|---|---|---|
| i 線 (i-line) | 365 | 0.65 | 0.42 | 350nm | Nikon / Canon / ASML | ✅ 自由 (Legacy) | 水銀ランプ Hg 光源、1990 年代の主力。MEMS / Power 半導体の今でも現役。 |
| KrF (DUV) | 248 | 0.85 | 0.3 | 130nm | ASML / Nikon | ✅ 自由 (Legacy) | KrF エキシマレーザー、~130nm までの量産で標準だった。 |
| ArF Dry (DUV) | 193 | 0.93 | 0.28 | 65nm | ASML / Nikon | ✅ 自由 | ArF エキシマレーザー、波長 193nm が現在も DUV の主力光源。 |
| ArF Immersion (DUV) | 193 | 1.35 | 0.25 | 38nm | ASML 一強 (Nikon 撤退寸前) | ⚠ 規制対象 (米国輸出規制連動、SMIC は保有) | 光路に純水 (n=1.44) を介在させ NA を 1.0 超に。これにより 7nm 以下も SAQP で原理的に可能になる。中国 SMEE はこの世代まで国産化進行中だが量産未到達。 |
| EUV (Low-NA) | 13.5 | 0.33 | 0.4 | 5nm | ASML 単独 (世界唯一) | 🔴 全面禁輸 (2019- BIS 規制) | 波長 1/14。Sn (錫) 液滴に 50kW CO₂ レーザを 50,000 回/秒打ち込んでプラズマ化、転換効率 5%。あらゆる物質に吸収されるため屈折光学不可、Mo/Si 多層膜ミラー (40 ペア) 反射率 70%。1 台 ~$200M、組立 1 年。 |
| High-NA EUV | 13.5 | 0.55 | 0.4 | 2nm | ASML 単独 (2024- 出荷開始) | 🔴 全面禁輸 | NA を 0.33 → 0.55 に拡大、解像度 1.7 倍。Anamorphic 光学系で Mask 倍率を X/Y 異なる比率に。Intel 18A / TSMC A16 から本格導入。1 台 ~$380M。 |
DUV (193nm Immersion) — 設計理由
EUV (13.5nm) — 設計理由と中国不可能の構造
- 光源: Sn 液滴に 50kW CO₂ レーザを 50,000 回/秒打ち込み等核プラズマ化、転換効率 5%
- 光学系: あらゆる物質に吸収されるため屈折光学不可、Mo/Si 多層膜 40 ペアで反射率 70%
- 真空: 大気で減衰、全光路真空必要
- 独占: ASML 単独 (蘭)、Cymer (光源・買収済) + Zeiss SMT (光学・独) 統合
- 1 台 ~$200M、組立 1 年、部品 10 万点
- 🔴 中国は 2019 BIS 規制で全面禁輸 → 物理的・経済的に複製不可能
3.2 Multi-Patterning コスト爆発 — なぜ EUV が必要か
露光回数 N を増やすたびに defect が乗算で蓄積 (defect ∝ N^回数)、マスク数も増えてコスト爆発。
| 技法 | 露光回数 | マスク数 | 欠陥乗算 | 理由 |
|---|---|---|---|---|
| Single Exposure | 1 | 1 | ×1 | EUV 1 回露光で 7nm 以下も実現 = 究極の解 |
| Double Patterning (LELE) | 2 | 2 | ×2 | 14nm 世代で実用化、許容範囲 |
| SADP (Self-Aligned) | 1 | 2 | ×1.5 | Spacer 形成で擬似 2 倍密度、10nm 世代 |
| SAQP (Self-Aligned Quad) | 1 | 4 | ×2.5 | 7nm DUV の現実解、SMIC 7nm はこれ。歩留まり 30-50% (TSMC EUV 7nm は 90%+) → コスト 2-3 倍 |
| SAOP (Self-Aligned Octa) | 1 | 8 | ×4 | 5nm DUV は理論上可能だが defect 爆発で経済的に非現実的 |
3.3 エッチング・成膜 — 原子層制御の必然性
ノード微細化でアスペクト比(深さ/幅)が爆発: 3D NAND 232 層 = 高さ 10μm、幅 80nm → AR 125。垂直エッチングと原子層精度の成膜が必須。 HKMG (High-k Metal Gate) の HfO₂ 成膜は ALD 必須 (45nm 以降全プロセス) — トランジスタ縮小で SiO₂ ゲート絶縁膜が 1nm 未満になり量子トンネル電流が爆発、誘電率 25 の HfO₂ で同容量を 4nm で実現する手段は ALD しかない。
| 技術 | 種別 | 精度 | スループット | 応用 | サプライヤ |
|---|---|---|---|---|---|
| RIE (Reactive Ion Etching) | エッチング | ~5nm | 高 (1 wafer 数分) | Si / SiO₂ / 金属 のエッチング | Lam Research / Tokyo Electron / AMEC |
| ALE (Atomic Layer Etch) | エッチング | ~1Å (1 サイクル/層) | 低 (1 wafer 数十分) | 3nm 以下の極薄膜エッチング、Fin リセス | Lam Research / 中国 AMEC |
| CVD (Chemical Vapor Deposition) | 成膜 | ±5% | 高 | 汎用 SiO₂ / Si₃N₄ / W 成膜 | Applied Materials / Tokyo Electron / NAURA |
| ALD (Atomic Layer Deposition) | 成膜 | 0.1nm/サイクル | 低 | HKMG (HfO₂ ゲート)、3D NAND セル分離膜、EUV pellicle | Tokyo Electron / Lam / 中国 Piotech |
| PVD (Sputter) | 成膜 | ±3% | 高 | 金属配線 (Cu / Al / Ti) | Applied Materials / NAURA |
| EPI (エピタキシャル成長) | 成膜 | 原子精度 | 中 | SiGe / SiC / GaN 単結晶層、FinFET ソース/ドレイン | Applied Materials / ASM International / 中国 NAURA |
3.4 ドーピング — Random Dopant Fluctuation という量子問題
ソース/ドレイン形成で B / P / As を Si に注入。3nm 以下では Random Dopant Fluctuation (RDF) が深刻な物理問題に:
チャネル領域 30nm × 10nm × 5nm = 1500nm³ に Boron 原子 ~30 個。
±5 個の揺らぎ = 閾値電圧 (Vth) ばらつき ±100mV → 同一 wafer 内で全チップが異なる動作特性に。
解決策: GAA (Gate-All-Around) Nanosheet で 4 面ゲート制御強化、Random Dopant 影響を物理的に弱める。
Samsung 3nm / TSMC 2nm / Rapidus 2nm は全て GAA Nanosheet 採用。
3.5 CMP (化学機械研磨) — Cu 配線の絶対要件
Al 配線時代は不要だったが、Cu 配線 (90nm 以降) はパターニング不可能 (Cu はプラズマエッチングできない)。代わりに Damascene プロセス を採用:
- SiO₂ にトレンチを掘る
- Cu を全面 PVD で埋める
- CMP で余分な Cu を物理研磨除去 ← この工程が必須
均一性 0.5% 以下が要求、スラリー (中国は Anji が唯一) + パッド + 研磨機 (Applied Materials / 日本 Ebara) の三位一体。
3.6 半導体材料 — Si 一強から複合材料へ
バンドギャップ (Eg) と絶縁破壊電界 (Ebr) のトレードオフが用途を決める。EV インバータが SiC を選ぶ理由 = 同耐圧で厚さ 1/10 → オン抵抗 1/100 → 損失激減 → 航続距離 +10%。
| 材料 | Eg (eV) | E_br (MV/cm) | 移動度 (cm²/Vs) | 応用 | 中国主力 | 理由 |
|---|---|---|---|---|---|---|
| Si (シリコン) | 1.12 | 0.3 | 1500 | 汎用ロジック・メモリ (CPU / GPU / DRAM / NAND) | SMIC / Hua Hong / YMTC / CXMT | SiO₂ 自然酸化膜が完璧な絶縁体、地殻 25% 埋蔵で安価。これに勝てない。 |
| SiC (炭化ケイ素) | 3.26 | 3 | 950 | EV インバータ (1200V+)、太陽光 PCS、急速充電 | StarPower / BYD Semi / 中国中車 (CRRC Times) | バンドギャップ 3 倍 → 同耐圧で厚さ 1/10 → オン抵抗 1/100 → 損失激減。Tesla Model 3 が 2018 年採用後、業界標準化。 |
| GaN (窒化ガリウム) | 3.4 | 3.3 | 2000 | 5G 基地局 RF PA、急速充電、宇宙用 RAD-hard | Innoscience (英诺赛科)、HiSilicon | 高電子移動度で高周波 (28GHz mmWave) 向き。Si MOSFET の 100 倍速いスイッチング。 |
| Ga₂O₃ (酸化ガリウム) | 4.8 | 8 | 300 | 次世代超高耐圧 (数 kV+)、宇宙環境 | 研究段階 (Tsinghua / Fudan) | バンドギャップ最大級、耐圧 SiC の 3 倍。日本 NICT・Novel Crystal Tech が量産技術で先行。 |
| Diamond (ダイヤモンド) | 5.5 | 10 | 2200 | 究極の高耐圧・高熱伝導 (実用化前) | 研究段階 | 熱伝導 Cu の 5 倍、究極の電力半導体材料。p 型化困難で実用化は 2030 年以降。 |
3.7 ノード命名の欺瞞 — マーケティング vs 物理
「7nm」はもはや物理寸法でなく、密度を従来世代と比較したマーケティング名。実際の最小 feature size は ~20nm 級。 SMIC 7nm は TSMC 7nm と同等密度を実現するが、EUV 不在で歩留まり 30-50% (TSMC は 90%+)。
| ノード名 | Gate Pitch | Metal Pitch | 密度 (MTr/mm²) | 理由 |
|---|---|---|---|---|
| TSMC 28nm | 117nm | 90nm | 8 | Planar 最終世代、コスト最適 = legacy の主力ノード |
| TSMC 16nm | 90nm | 64nm | 28 | FinFET 第 1 世代、3D ゲート化で短チャネル効果克服 |
| TSMC 10nm | 64nm | 44nm | 50 | FinFET 改良、SADP 主体 |
| TSMC 7nm | 57nm | 40nm | 100 | EUV 部分採用 (一部レイヤ)、1st 世代 EUV |
| TSMC N5 (5nm) | 51nm | 30nm | 173 | EUV 全面採用、Apple A14 / M1 で量産 |
| TSMC N3 | 48nm | 23nm | 213 | FinFET 最終世代、Apple M3 |
| TSMC N2 | 45nm | 20nm | 313 | GAA Nanosheet 初採用 (2025-)、Rapidus も同等狙い |
| TSMC A16 | 42nm | 16nm | 380 | High-NA EUV + Backside Power Delivery (2026 計画) |
| SMIC 7nm (N+2) | 57nm | 40nm | 90 | DUV multi-patterning (SAQP) で TSMC 7nm 相当密度。歩留まり 30-50%、コスト 2-3 倍。Kirin 9000s 採用 |
3.8 後工程 — 供給の上限を決めているのは露光装置ではない
ここまでは円板の上に回路を作る前工程を扱ってきた。だが円板は製品ではない。 切り分け、固定し、配線をつなぎ、樹脂で覆って初めて出荷できる。この一連を 後工程 と呼ぶ。 長らく労働集約的な下流工程と見なされてきたが、AI 用演算器の供給制約が実際に発生しているのは、 露光ではなく後工程の先端実装である。演算器と高帯域メモリを1つの土台に載せる工程の容量が世界的に不足し、 前工程に余力があっても出荷できない状態が続いた。
| 工程 | 何をするか | 難所 | 世界の主導企業 | 日本の位置 |
|---|---|---|---|---|
| ① 検査 (ウエハテスト) | 切り出す前に、1個ずつ電気的に動くか調べて不良に印を付ける | 微細な端子へ探針を当てる精度と、検査時間そのものの費用 | アドバンテスト (日) / テラダイン (米) | ★ アドバンテストが高帯域メモリ向け検査で世界首位級 |
| ② ダイシング (個片化) | 直径300mmの円板を、1個ずつのチップに切り分ける | 切り代を削るほど取れる数が増える。欠けを出さずに薄く切る技術 | ディスコ (日) | ★★★ ディスコが世界シェア約8割。代替が存在しない |
| ③ ダイボンディング | チップを基板や金属枠に固定する | 熱の逃げ道を確保しつつ、位置を数マイクロメートルで合わせる | ASM Pacific (香港) / 新川 (日) | 装置と接合材料の双方で供給 |
| ④ 配線接続 | 極細の金線・銅線で電極をつなぐ (ワイヤ方式)、または微小な突起で直接接合する (バンプ方式) | 端子数が増えるほどワイヤ方式が限界に達し、バンプ方式へ移行する | ASM Pacific / K&S (米) | 田中貴金属がボンディングワイヤで世界的シェア |
| ⑤ 封止 | 樹脂で覆い、湿気と衝撃から守る | 硬化時の収縮でチップに応力がかかると特性が変わる | レゾナック (日) / 住友ベークライト (日) | ★★ 封止材料で日本勢が世界の過半を握る |
| ⑥ 先端実装 | 複数のチップを1つの土台に載せ、高帯域メモリを積層して束ねる | ★ ここが AI 用演算器の実質的な供給上限。工程数が多く、歩留まりが積算で効く | TSMC (CoWoS) / Intel (Foveros) | 新光電気工業・イビデンがパッケージ基板を供給 |
表を縦に読むと、日本勢が前工程よりも後工程で強い位置を占めていることがわかる。 切り分け装置は世界の約8割、封止材料は過半、検査装置と接合材料でも上位にある。 前工程の露光装置では不在に近い日本が、後工程では代替の効かない担い手になっている。 微細化の物差しから外れた領域ほど、日本の持ち分が残っているという構図は、 前節のパワー半導体・光半導体と同じ形をしている。