歩留まりとは

半導体の歩留まりは、どの段階で何を数えるかで意味が変わる。米マサチューセッツ工科大学 (MIT) が公開している製造工程の講義資料は、メイ氏とスパノス氏の共著の教科書 (2006年) に基づき、歩留まりを次の4つに分けている。

(出所: MITの公開講義「歩留まりモデル」、2008年。プローブ検査の説明は当サイトによる)

報道で「歩留まりは何%」と言うとき、どの段階の数字かが書かれていないこともある。正常に動くチップの割合なのか、性能仕様まで満たすチップの割合なのかで、同じ製品でも数字は変わる。サムスン電子の次世代の広帯域メモリー「HBM4」で報じられた歩留まりの数字がどの段階のものかは、サムスン電子のHBM4の歩留まりの報道を読み解いた記事で取り上げた。

チップの歩留まりは、チップの面積 (A) と、単位面積あたりの欠陥の数 (欠陥密度、D) で決まるとされる。厳密には、Aは欠陥が乗ると故障につながる部分の面積 (臨界面積) だが、ここではチップの面積で近似する。最も単純なのはポアソン分布に基づく式だ。欠陥は点状で、どの欠陥も故障につながり、ウエハー上に無作為に散らばると仮定すると、歩留まり (Y) は Y＝e^−A×D と表せる (eは自然対数の底で約2.718)。この式では、面積が2倍になると歩留まりは元の値を2乗した値に下がる。90%なら約81%になる。

実際には、欠陥密度は一定ではなく、ばらつく。米ベル研究所のマーフィー氏は1964年の論文で、欠陥密度がチップごとにばらつくことを考慮した歩留まりと面積の関係式を使った。そのうえで、部品1個あたりの回路の費用 (個別のトランジスタとの比) が最も安くなるチップの大きさは、主に点状の欠陥の密度で決まると結論づけた。欠陥密度が指数分布に従うとする式はシーズ氏の名で呼ばれる。講義資料によると、ガンマ分布 (確率分布の一種) に従うとみる考え方は岡部氏ら3人が提案し、米IBMのステイパー氏が広めた。ステイパー氏は1973年の論文で、欠陥密度はガンマ分布に従って分布するとみられると示した。ガンマ分布から導かれるのが負の二項分布の式で、欠陥の集まり具合を表す係数αを含む。

(出所: 数式の形はMITの公開講義「歩留まりモデル」。右の3列は、欠陥密度を1平方センチメートルあたり0.1個 (1平方ミリメートルあたり0.001個)、負の二項分布のαを2と仮定した当サイトの試算で、実在のチップの値ではない)

負の二項分布の式は、αが大きいほどポアソンの式に近づき、αが1のときシーズの式と同じ形になる。講義資料によると、メモリーやマイクロプロセッサーでは、αは通常1.5〜2程度だという。面積が小さいうちはどの式でも結果にほとんど差がなく、チップが大きくなるほど、式によって歩留まりの下がり方が違ってくる。

面積が大きいほど歩留まりが下がるのであれば、大きなチップを複数の小さなチップに分けて作り、1つのパッケージにまとめる方法がある。これがチップレットである。小さなチップを1個ずつ検査し、良品だけを組み合わせれば、欠陥で捨てる面積が小さくなる。米AMDの技術者7人は2021年の国際会議「ISCA (国際コンピューター・アーキテクチャー・シンポジウム)」で発表した論文で、微細化のペースが鈍る一方で製造費用は上がっていると指摘した。そのうえで、主要な機能を1つにまとめた大きなチップ (SoC) を複数のチップレットに分ける業界の流れを論じた。

同社が2020年の国際固体素子回路会議 (ISSCC) で発表したサーバー向けCPU「EPYC (エピック)」第2世代の構成は、その典型だ。演算を担うCPUのチップは7ナノメートル世代の技術で作り、面積は74平方ミリメートルと小さい。同社はこれを「歩留まりの高い」チップと説明した。入出力を担うチップは、成熟した12ナノメートル世代の技術で作った。入出力用のアナログ回路は、最先端の技術を使ってもデジタル回路や記憶回路のSRAMほど小さくならないため、製造費用の安い技術で作ることにしたという。

(出所: AMDの論文。第1世代のチップは入出力回路も含むSoCで、2つのパッケージにわたり最大8個をつないでいた。演算部分だけの第2世代のCPUチップと面積をそのまま比べることはできない)

チップが大きいほど不利になる理由は、半導体技術の体系解説の「歩留まり」の節でも取り上げた。

2ナノメートル世代の量産を目指すラピダスにとって、歩留まりは支援の審査でも焦点になっている。同社は2025年7月、北海道千歳市の工場「IIM-1」で、電流の通り道をゲートが四方から囲むGAA (ゲート・オール・アラウンド) 構造の2ナノメートルのトランジスタを試作し、動作を確認したと発表した。2025年6月までに、ウエハーを1枚ずつ処理する枚葉式の製造装置200台以上を、新しい搬送システムでつないだという。同年8月には、米キーサイト・テクノロジーズの日本法人と「歩留まり向上とPDK高精度化」で基本合意したと発表した。PDK (プロセス・デザイン・キット) は、顧客が半導体を設計するのに必要な製造工程の情報をまとめたデータ一式を指す。ラピダスは2026年3月にPDKを先行顧客へ提供するとしていた。量産は2027年度後半から始める計画だ。

経済産業省の諮問機関である産業構造審議会は2025年11月の答申で、ラピダスが示した歩留まり向上の計画を妥当と評価した。全枚葉方式や新しい搬送システムで試作と改善を短い期間で回せることなどが、歩留まりの向上に効くとみた。一方で、歩留まりの改善や量産の立ち上げの遅れを影響の大きい事業リスクの一つとして厳しい場合の想定に入れ、技術・事業・財務への影響を分析した。政府が進み具合を点検する技術面の項目にも「歩留まり改善の状況」が入っている。答申には、歩留まりの数値目標は盛り込まれていない。

富士通がCPUをラピダスの2ナノメートルの技術で作る計画は、富士通のCPUの記事で扱った。

日本の装置メーカーは、自社の検査装置や製造装置が歩留まりの向上につながると説明している。

(出所: レーザーテックの有価証券報告書、日立ハイテクと東京エレクトロンの製品ページ)

EUV露光とフォトマスクの関係は「EUVとは」で取り上げた。

半導体の歩留まりとは何か

作った製品のうち良品として使える割合である。半導体では、ウエハーが工程を最後まで通る割合、チップが正しく動く割合、動作速度などの性能仕様を満たす割合など、段階ごとに測る。

なぜ大きなチップほど歩留まりが下がるのか

面積が大きいほど、チップの中に欠陥を含む確率が高くなるためである。欠陥が無作為に散らばると仮定する式 (ポアソンの式) では、面積が2倍になると、歩留まりは元の値を2乗した値まで下がる。90%なら約81%になる。

チップレットは歩留まりとどう関係するか

チップレットは、大きなチップを複数の小さなチップに分けて1つのパッケージにまとめる方式である。小さなチップを1個ずつ検査して良品だけを組み合わせれば、欠陥で捨てるのが小さなチップ1個で済み、良品を得る費用が下がる。米AMDはサーバー向けCPUで、演算用のチップを7ナノメートル世代の技術で作って面積を74平方ミリメートルに抑え、「歩留まりの高い」チップと説明している。

ラピダスの歩留まりの目標は公表されているか

数値目標は示されていない。経済産業省の産業構造審議会は2025年11月の答申で、ラピダスの歩留まり向上の計画を妥当と評価し、政府が進み具合を点検する項目に歩留まり改善の状況を入れたが、数値目標は盛り込まなかった。量産は2027年度後半からの計画である。