光電融合でCCLはM8からM4へ、AI投資はGPU以外の4分野に広がる

エヌビディアの次々世代のAI向けサーバー群「NVL576」は、GPUを72個ずつ収めたラック8本を銅線と光でつなぐ。TSMCは光電融合の部品の生産を2026年に始める。光への移行が進むと、基板の銅張積層板 (CCL) は安いグレードで足りる。

AI関連の投資といえば、まず画像処理半導体 (GPU) が思い浮かぶ。しかし、台湾の証券アナリストが2026年9月16日にまとめた分析メモは、投資の中心がGPU以外へ広がる4つの変化を挙げている。自律的に仕事をこなすAIエージェントの普及でCPUの需要が増えること、電気信号を光信号に変える光電融合 (CPO) が広がること、半導体パッケージと特定用途向け半導体 (ASIC) が大型化すること、そしてガラス基板の実用化である。本稿はこの4点をすべて取り上げ、エヌビディアとTSMCの発表、光通信の業界団体OIFの規格案、パナソニック インダストリーの製品データ、インテルとAMDの説明、グーグルと大日本印刷の発表 (いずれも2026年9月17日に確認) と照らし合わせて、企業が公式に示した数字と、報道や推計にとどまる数字とを分けた。

AIエージェントの普及でCPUの需要が増え、インテルはCPUとGPUの比率が1対8から1対4になったと説明した

これまでAIの学習と推論は、GPUが計算の中心を担ってきた。分析メモが最初に挙げる変化は、AIエージェントの普及である。AIエージェントは、人の指示を受けて作業を始め、段取りを決め、必要なソフトや外部サービスを選び、検索拡張生成 (RAG、外部の資料を検索して回答に反映する技術) で情報を集めて分析するまでを、自律的にこなす。こうした処理は、外部との通信の窓口になるサーバー (ウェブゲートウェイ)、汎用サーバー、常時稼働するストレージ (データの保存装置) に大きく依存する。メモは、データセンターの消費電力の配分が「GPU 4GWに対しCPU 1GW」から1対1に近づき、CPUの使用量と消費電力がGPUに迫る可能性があると指摘する。

CPUの比率が高まっていること自体は、半導体各社の説明で裏付けられる。インテルのリップブー・タン最高経営責任者 (CEO) は2026年4月23日の決算説明会で、CPUとGPUの比率は「かつて1対8だったが、今は1対4になった」と述べた。AMDは自社のブログで、AIエージェントの普及によってCPUとGPUの比率は1対4から1対2、さらには1対1に向かうとの見方を示した。英アームは、出力1GWのデータセンターに必要なCPUのコア数が3,000万個から1億2,000万個に増えると説明している。エヌビディアも、次世代CPU「Vera」に独自設計のコア「Olympus」を88個 (同時に処理できる命令の流れは176本) 搭載し、メモリー容量を最大1.5TB、GPUとの通信速度を毎秒1.8TBに高めた (2026年1月5日発表)。ただし、各社が示したのはいずれもCPUとGPUの個数の比率である。メモが記す「4GW対1GW」という電力の比率は、一次資料では確認できなかった (未確認)。

光電融合でGPUのすぐそばで信号が光に変わると、GPU1個あたりの通信容量は10倍超に増え、基板のCCLは安いグレードで足りる

メモが2番目に挙げるのは光通信である。AI向けの計算機の接続は、ラック内の接続 (スケールアップ)、ラック同士の接続 (スケールアウト)、データセンター同士の接続 (スケールアクロス) の3階層に分けて語られる。メモによると、最近は半導体チップ同士を光でつなぐ「スケールイン」も議論され始めた。電気信号を光信号に変える部品 (光エンジン) をどこに置くかによって、方式の呼び名が変わる。

表1 光エンジンの置き場所で分けた3方式 (台湾の分析メモによる整理)

メモが強調するのは、CPOとNPOは同じ光エンジンを使い、違いは取り付ける場所と接続部品だけだという点である。COUPEは、電子回路のチップを光回路のチップの上に重ねた光エンジンで、TSMCの3次元積層技術「SoIC-X」で作る。TSMCは2024年4月、COUPEを2025年に小型の着脱式光モジュール向けとして認証し、2026年に同社のパッケージ技術「CoWoS」に組み込む計画を示した。2026年4月23日には、COUPEをパッケージ基板に載せた光電融合の製品の生産を2026年に始めると発表した。基板の外に着脱式の光モジュールを置く従来の方式に比べて、電力効率は2倍、信号の遅延は10分の1になり、毎秒200ギガビットで動作する微小なリング状の光変調器を使う。NPOが普及してもCPOの供給網は不要にならない、というメモの見方は、こうした部品の共通性と整合する。3方式の違いはCPO・NPO・LPOを比べた記事で解説した。

光部品の需要が増える具体例として、メモはエヌビディアの次々世代GPU「Rubin Ultra」を使うサーバー群「NVL576」を挙げる。メモによると、NVL576はラック8本で構成し、スイッチ専用のラックは置かず、1ラックにGPU72個とスイッチ72個を収める。エヌビディアは2026年3月16日の技術ブログで、Vera Rubin Ultra NVL576について「Rubin Ultra GPUを72個ずつ搭載したMGX NVLラック8本を、銅線と光の直接接続によって、GPU576個からなる単一のNVLink接続網にまとめる」と説明しており、ラック8本に72個ずつという構成は公式の説明と一致する。スイッチ専用のラックについての記述はなく、スイッチはラック内の棚 (トレイ) に収める。「スイッチ72個」は、トレイが9段から18段に増えてスイッチ用の半導体が72個になる、という分析会社の説明に基づく。エヌビディアが2025年3月18日の開発者会議「GTC 2025」で示した構想では、「Kyber」と呼ぶラック1本にGPUのチップ576個を収め、ラック1本の消費電力は600kW、FP4 (4ビットの数値形式) での推論性能は15エクサフロップスだった。2026年3月の説明では、Kyberはラック1本でGPU144個の「NVL144」とされ、Kyberを8本つないだ「NVL1152」はさらに次の世代「Feynman」の製品と位置づけられた。

通信容量の数字は、企業の公表値と外部の推計とを分けて読む必要がある。エヌビディアによると、現行の次の世代にあたる「Rubin」のGPU間接続技術「NVLink 6」は、GPU1個あたり双方向で毎秒3.6TB、72個構成のラック「NVL72」全体で毎秒260TBの通信容量を持ち、通信用半導体「ConnectX-9」はGPU1個あたり毎秒1.6テラビットで外部とつながる。米調査会社セミアナリシスは、Rubin UltraのGPU1個あたりのラック内向けの通信容量を片方向で毎秒14.4テラビットと見積もり、ラック同士の接続には光が必要になると分析する。同社の整理では、現行の「Blackwell」世代でGPU1個に割り当てられる光通信の容量は、8個構成のサーバー「HGX」で毎秒800ギガビット、NVL72で毎秒1.6テラビットである。一方、メモは、Rubin UltraではGPU1個あたり約12.8テラビットの光通信の容量が新たに必要になるとし、BlackwellではGPU1個につき800ギガビットの光モジュール1個だったことと比べて、光モジュール全体の需要は約8倍に膨らむ可能性があるとする。12.8テラビットと約8倍という数字はエヌビディアの資料には見当たらず、メモ独自の推計である (未確認)。

エヌビディアは光電融合を使ったスイッチも製品化している。「Spectrum-X Photonics」は毎秒800ギガビットの接続口 (ポート) を128個 (合計毎秒102.4テラビット) または512個 (同409.6テラビット)、「Quantum-X Photonics」は同じく144個 (同115テラビット) 備える。同社によると、従来型に比べて電力効率は3.5倍、レーザーの数は4分の1で、信号の損失は22デシベルから約4デシベルに減る。Quantum-Xは2026年初め、Spectrum-Xは2026年後半の出荷を予定する。

メモがここから導く結論は、光電融合の普及がプリント基板の材料選びを変えるというものだ。半導体のすぐそばで信号を光に変えてしまえば、マザーボードを流れるのは低速の制御信号だけになる。そうなると、基板の材料であるCCLは、最高級の「M8」や「M9」ではなく「M4」で足りる。M4やM8は、パナソニック インダストリーのCCL「MEGTRON (メグトロン)」シリーズのグレード名である。同社の公表値によると、信号の損失の大きさを示す誘電正接 (Df、小さいほど損失が少ない) は、M4 (品番R-5725) が0.0074 (周波数13GHz)、M6が0.0037、M7が0.0023、M8 (品番R-5795) が0.0012 (同14GHz) で、M4の値はM8の約6.2倍にあたる (記者の計算)。信号の伝わる速さに関わる比誘電率 (Dk) は、M4が3.68、M8が3.08である。毎秒224ギガビットの伝送に対応するM9は2025年1月に発表されたが、DkとDfは公表されていない。パナソニックは2025年9月12日、AIサーバーや通信インフラ向けの需要拡大を受けてMEGTRONを増産すると発表している。AIサーバー1台に使われる基板の金額が、エヌビディアの製品で2世代の間に4倍超に増えたことは、AIサーバーのプリント基板を検証した記事で取り上げた。メモは、CCLを高性能品に切り替えるたびに単価が上がるという従来の構図が、根本から変わるとみている。

銅線でどこまで信号を送れるかについても、メモと一次資料には開きがある。メモは、1回線あたり毎秒448ギガビットの高速伝送回路 (SerDes) では、銅の配線は5〜10cmも信号を送れない可能性があり、全面的に光へ切り替える必要があるとする。OIFが2025年11月4日に公表した448ギガビット規格 (CEI-448G) の枠組み文書は、目標とする伝送距離を、基板上の短距離用 (VSR) で200mm以上、コネクターを2つ挟む長距離用 (LR) で1m以上と定め、製品が市場に出る時期を2027〜28年と見込む。5〜10cmという記述は一次資料にはなく (未確認)、セミアナリシスは「448ギガビットで数cmを超えて信号を送れるかどうかは、なお不透明だ」と記している。記者の見立てでは、OIFが目標とする伝送距離の短さからも、光への移行が進む方向は読み取れる。ただ、ラック内の銅線がすべて光に置き換わる時期は、規格が固まる2027年以降に出る製品を見なければ分からない。

半導体パッケージの大型化で参入できる企業は絞られ、TSMCは露光面積の9.5倍を2027年、14倍を2028年に量産する

メモが3番目に挙げるのは、先端パッケージとASICである。メモは、半導体の開発費が回路線幅28nmの世代で約1億ドル、1nmの世代では10億ドルを超えるとし、半導体の設計はもはや少ない資産で営める事業ではなく、資金力のある大手しか手がけられなくなったと指摘する。米調査会社IBSの推計では、設計費は28nmが5,130万ドル、7nmが2億9,780万ドル、5nmが5億4,220万ドル、3nmが5億〜15億ドルである (米専門メディアのセミコンダクター・エンジニアリング、2018年)。英アームが米証券取引委員会 (SEC) に提出した書類は、IBSの推計として7nmを約2億4,900万ドル、2nmを約7億2,500万ドルと記している。世代が進むごとに設計費が跳ね上がる傾向はメモと同じだが、メモの「28nmで約1億ドル」はIBSの推計より大きく、「1nmで10億ドル超」という推計は公表されたものが見当たらない (未確認)。

パッケージの大きさは、露光装置が1回で焼き付けられる最大面積 (レチクルサイズ) の何倍にあたるかで表される。メモは、CoWoSでは5.5倍までは技術が確立しているが、9倍になると基板の反りが深刻になると指摘する。TSMCは2025年4月23日、9.5倍のCoWoSを2027年に量産し、広帯域メモリー (HBM) を12個以上搭載できるようにすると発表した。2026年4月23日には、現行品は5.5倍で、演算用チップ約10個とHBM20個を載せられる14倍品を2028年に、14倍を超える製品を2029年に生産すると発表した。ウエハー全体を1つのシステムとして使う40倍の「SoW-X」と、次世代プロセス「A14」のチップ同士を重ねるSoICも、2029年を予定する。メモが「9倍」とする製品は、TSMCの公表資料では9.5倍である。

個別の製品についてのメモの記述は、大半がまだ報道の域を出ない。メモによると、グーグルの「Humufish」(型番A5922、台湾のメディアテックが設計) は、2027年に9倍に挑む数少ない製品で、インテルのパッケージ技術「EMIB」を使う。エヌビディアのRubin Ultraは5.5倍にとどめ、GPUのチップ2枚をSoICで重ねる。2028年には、HBMを8層積んだ「Hum fish」と12層積んだ「Trigger fish」が登場し、いずれもメディアテックが設計を担い、EMIBの改良版「EMIB-T」を使って、2nmの演算用チップと3nmの入出力用チップを組み合わせる。2029年には、費用対効果を重視した「Merope」(AMDとブロードコムが関与し、SoICとCoWoSを併用) と、「Icefish」(メディアテックと台湾の創意電子 (GUC) が関与する可能性があり、SoICとEMIB-Tを併用) が続く。ただしメモ自身も、製造技術も受注する企業もまだ固まっていないと断っている。

表2 先端パッケージに関するメモの記述と、一次資料・報道との照合

比べる点	メモの記述	一次資料・報道で確認できたこと
Rubin Ultraの構造	5.5倍にとどめ、GPUのチップ2枚をSoICで重ねる	GTC 2025では、露光面積いっぱいの大型チップ4枚とHBM4eを16個。2026年の報道では、チップ2枚とHBM4Eを8個、パッケージはCoWoS-Lに変更 (エヌビディアは未確認)。SoICの採用は報道のみで、チップ2枚を重ねるとの記述はない
グーグルの開発名	Humufish、Trigger fish、Merope、Icefish	いずれも報道や業界関係者の情報。Triggerfishはメディアテックが担当し2027年10〜12月に量産 (アナリストのミンチー・クオ氏)。Icefishは入出力用チップの生産をサムスン電子と協議中で2028年に量産 (台湾の調査会社トレンドフォース)。Meropeは米マーベル・テクノロジーと共同開発 (米ネットメディアのジ・インフォメーション)。A5922は報道が見当たらない
チップ間の接続	3次元から6次元のトーラス接続へ。1個あたりの接続数は6本から12本に、外部との光通信は毎秒3.2テラビットに	グーグルの公開資料では、TPU7xは3次元のトーラス接続で、TPU v4は1個あたり6本。6次元と12本は、セミアナリシスがXに投稿した未確認情報 (2026年8月) にしかない
EMIB	グーグルが9倍品にEMIBを、2028年の製品にEMIB-Tを採用	インテルはEMIB-Tを「チップ同士をつなぐ配線部品 (ブリッジ) に貫通電極を加えたもの」と説明し、2027年に量産が始まると報じられた。外部の顧客が大型のAI向けパッケージに採用することを、インテルは明言していない

グーグルが公式に示した最新の製品は、2025年4月9日に発表したAI半導体「Ironwood」(TPUの第7世代) である。最大9,216個をつないで1つの計算機として使え、1個あたりの演算性能は8ビットの数値形式 (FP8) で4,614テラフロップス、HBMの容量は192GB、メモリーの転送速度は毎秒7.37TB、チップ間の通信速度は毎秒1.2テラビットで、9,216個構成の演算性能は42.5エクサフロップスに達する。同社の公開資料によると、TPU7xは3次元のトーラス接続 (チップを格子状に並べ、両端を輪のようにつなぐ方式) を採用し、1方向あたりの通信速度は毎秒200GB、旧世代のTPU v4は1個あたり6本の接続を持つ。Rubin Ultraは、GTC 2025では露光面積いっぱいの大型チップ4枚とHBM4eを16個、メモリー容量1TBとされていた。しかし2026年7月、セミアナリシスの分析をもとに、チップ2枚とHBM4Eを8個に減らし、パッケージはCoWoS-Lを使う設計に改めたと報じられた。理由は基板の反りと発熱である。トレンドフォースによると、チップ4枚のままではパッケージは露光面積の7.5〜8倍になる。CoWoSの限界と次の選択肢は、CoWoSとCoPoSの違いを解説した記事で取り上げた。